Setelah model dibuat, maka tahapan berikutnya adalah melakukan verifikasi dan validasi terhadap model. Verifikasi dari suatu model adalah proses mendemonstrasikan bahwa model benar-benar bekerja sesuai keinginan yang diharapkan dengan mengacu kepada literatur dari pemodelan yang dilakukan. Verifikasi juga merupakan upaya untuk melacak kesalahan yang mungkin terjadi dalam model melalui proses debug sehingga dapat diperbaiki dan dapat menghasilkan suatu model yang diyakini dapat berjalan dengan baik dan benar.
Selama pembuatan model, harus diperhitungkan seberapa dekat model merefleksikan definisi sistem. Proses menentukan tingkat korespondensi (hubungan) model terhadap sistem yang sesungguhnya, atau paling tidak sesuai dengan dokumen yang menspesifikasikan model, disebut dengan validasi.
Tujuan dari validasi adalah memberikan keyakinan bahwa model benar-benar mempresentasikan sistem sesuai pemodelan yang dilakukan, sehingga semua kesimpulan yang mungkin ditarik dari hasil simulasi mengenai sistem dapat diterima dan dipertanggungjawabkan sampai batas-batas tertentu.
Validasi dapat dilakukan dengan memeriksa kesesuaian struktur model, dengan membandingkan hasil keluaran dari simulasi dengan hasil yang terjadi pada sistem sebenarnya yaitu menghitung nilai rata-rata masing-masing simulasi model yang ingin divalidasi dan nilai rata-rata dari sistem nyata kemudian dibuat perbandingan. Dalam hal ini menggunakan uji kesamaan dua rata-rata dan uji variansi. Uji ini untuk membandingkan sistem nyata dengan model simulasi, apakah terdapat perbedaan yang nyata dari sistem nyata dengan model simulasi. Uji kesamaan dua rata-rata diperlakukan pada data output sistem nyata dengan model simulasi.
Tidak ada komentar:
Posting Komentar